绿色处理器设计策略

节能降耗已沦为一个社会目标渗入于我们生活的方方面面。由于电子和计算出来的普及，处理器产业所占到全球能耗的份额在大大减少；个人电脑、家用电器和工业设备、大型服务器群，甚至更加多的智能手机中都大量用于处理器。　　对于研发这些电子产品的工程师和设计人员来说，在获取高性能设计的同时，还要将低功耗，这是一个错综复杂的均衡。

半导体设计水平的显然变革明显提升了此类电子电路的能效。为构建节能降耗，过去几年，行业主要注目的仍然是多核架构。

尽管使用多核架构需要在一定程度上解决问题功耗问题，但有一种不过于著名的处理器设计方法则未来将会更加大幅地减少能耗。即使用自实时（self-clocking）处置内核的方法。

　　功耗/性能/成本的权衡　　十年前，向更加先进设备工艺节点的迈向是个激动人心的命题，这意味著：更慢的时钟速度；每片晶圆上可取得两倍的芯片数；当然还有更加较低的功耗。随着晶体管几何尺寸至此增大至其最基本的原子维度，要同时提高产品的性能、成本和功耗这三要素就显得愈发艰难。设计团队不能对上述三要素中的两项展开优化，而无法同时提高全部三项性能：或者优化能耗和成本而壮烈牺牲性能；或者优化性能并以更加高功耗交换条件边际成本的提高。所有这些希望都要在低得多的开发成本，以及减少的设计复杂性和风险这一背景下展开的。

这些趋势反过来又造成对简单SoC的投资报酬评估显得更加艰难。　　直到最近，微处理器性能方面的提高仍然是通过使用在每个技术节点所能获得的更加小、更慢的晶体管来提升时钟频率的方法加以构建。

架构方面的优化以及减少的数据路径宽度进一步提高了性能，同时减少了内核工作电压和功耗。在90纳米技术节点，晶体管的漏电流沦为一个根本性挑战。

使用较低阈值电压的更加小的晶体管可以增加芯片面积、减少性能，但是减少的漏电流不会造成更高的成本。现在，设计人员面对着艰苦的自由选择：减缓时钟频率来提升性能，但要以明显减少功耗为代价；降低功耗，但性能上的提高则很受限，要提高性能，只有用于更加多门。

　　多核架构　　目前业界倡导的关键策略是在同一个芯片内摆放多个处理器，即多核架构。减少时钟频率不会使每个处理器更加省电，因此这种方法更加环保。　　多核处理器已更加广泛，主要是因为它们具备降低功耗并提升系统性能的能力。

似乎，两个处理器比起一个处理器做到更加多有用功，且同时还不会比非常简单地使单个处理器的时钟频率慢两倍，从而更加省电。这种架构可实现更高能效，但不会带给两种主要的副作用：减少了硅用于效率；更高的系统复杂性。　　由于多核架构必须拷贝多个完全相同的核，所以它实质上是必要以硅面积交换条件系统性能的提高。

因使用更加小晶体管带给的增大硅芯尺寸方面的益处不会由于要构建多个核而大打折扣。　　传统处理器设计面对的挑战　　随着工艺节点演进到40纳米以下，溢电流仍然是个问题。减少的另一个挑战是必须管理片上工艺变异。

两个关键半导体工艺参数晶体管阈值电压和晶体管有效地长度的变化有可能对设计的性能和功耗产生根本性影响。随着生产过程中变异的减少，在这些节点的SoC设计人员必需更为慎重，并采行减少工作频率的措施，以确保设计不仅能符合性能规范，而且要构建可生产性设计。　　在半导体技术演变过程中，另一个广为注目的问题是痉挛和风扇。功耗与容抗以及电压的平方成正比。

在90纳米节点之前，随着工艺节点的微缩，电源电压也随之增大，从而减少了功耗。现在，工作电压已相似单个晶体管的阈值电压，不有可能取得适当的功耗减少以抵销增大了的芯片面积的风扇市场需求。

　　随着半导体工艺技术的发展，在等价面积上摆放了更加多的门，如果每个门的功耗无法适当减少，那么该特定面积内产生的热量将减少。由于PCB和散热器的风扇能力受限，所以，如果改向较小几何尺寸和更慢时钟频率将不会迅速远超过设计的风扇能力，从而容许了设计所能超过的性能。

在升级到更加小工艺节点时，传统的数字逻辑设计方法学遇上的挑战更加大，这就被迫业界找寻到能同时在性能、功耗和成本三方面带给改良的新解决方案。使用自定点（self-timed）异步架构就是解决问题这些核心问题的一个办法。　　异步设计方法的优势　　异步电路可以获取多种优势。理想情况下，该技术可实现最高速的电路；还可被用作取得功耗低于的器件。

异步（或无时钟电路）设计方法也可用作研发高性能、低功耗和具备更高硅利用率的处理器。　　为理解异步电路的优势，首先要将该设计技术与广泛用于的实时方法展开较为。图1右图为一个典型的高度流水线简化的处理器设计，由实时构建并转到异步构建方法时的综合影响。

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